Linux Trigger：如何编写Makefile

编写Makefile是自动化构建和编译项目的重要步骤。以下是一个简单的Makefile示例，以及一些常见的Makefile语法和规则。

基本结构

一个典型的Makefile包含以下几个部分：

1. 目标（Targets）：你希望生成的文件或执行的命令。
2. 依赖（Dependencies）：目标所需的文件或模块。
3. 命令（Commands）：生成目标所需的命令。

示例Makefile

假设我们有一个简单的C程序，包含两个源文件 main.c 和 utils.c，并且我们需要生成一个可执行文件 myprogram。

# 定义编译器
CC = gcc

# 定义编译选项
CFLAGS = -Wall -g

# 定义目标文件
TARGET = myprogram

# 定义源文件
SRCS = main.c utils.c

# 定义对象文件
OBJS = $(SRCS:.c=.o)

# 默认目标
all: $(TARGET)

# 链接目标文件生成可执行文件
$(TARGET): $(OBJS)
	$(CC) $(CFLAGS) -o $(TARGET) $(OBJS)

# 编译源文件生成对象文件
%.o: %.c
	$(CC) $(CFLAGS) -c $< -o $@

# 清理生成的文件
clean:
	rm -f $(OBJS) $(TARGET)

解释

1. 定义编译器和编译选项：

   CC = gcc
   CFLAGS = -Wall -g
   

   这里定义了使用的编译器是 gcc，并且编译选项包括 -Wall（显示所有警告）和 -g（包含调试信息）。

2. 定义目标文件和源文件：

   TARGET = myprogram
   SRCS = main.c utils.c
   OBJS = $(SRCS:.c=.o)
   

   TARGET 是最终生成的可执行文件名，SRCS 是所有的源文件，OBJS 是通过替换 .c 为 .o 得到的对象文件列表。

3. 默认目标：

   all: $(TARGET)
   

   默认目标是生成 $(TARGET)，即 myprogram。

4. 链接目标文件生成可执行文件：

   $(TARGET): $(OBJS)
   	$(CC) $(CFLAGS) -o $(TARGET) $(OBJS)
   

   这条规则表示，要生成 $(TARGET)，需要先生成所有的 $(OBJS)，然后使用 gcc 链接这些对象文件。

5. 编译源文件生成对象文件：

   %.o: %.c
   	$(CC) $(CFLAGS) -c $< -o $@
   

   这是一条模式规则，表示如何从 .c 文件生成 .o 文件。$< 表示第一个依赖文件，$@ 表示目标文件。

6. 清理生成的文件：

   clean:
   	rm -f $(OBJS) $(TARGET)
   

   这条规则定义了一个 clean 目标，用于删除所有生成的对象文件和可执行文件。

使用Makefile

在终端中，导航到包含Makefile的目录，然后运行以下命令：

make

这将执行默认目标 all，生成 myprogram。

要清理生成的文件，运行：

make clean

这将执行 clean 目标，删除所有生成的对象文件和可执行文件。

通过这种方式，你可以自动化构建和编译过程，提高开发效率。