在VHDL中，变量赋值有以下几种方法：
signal a, b: std_logic;
variable c: std_logic;
a <= '1'; -- 将值'1'赋给信号a
b <= a; -- 将信号a的值赋给信号b
c := b; -- 将信号b的值赋给变量c
variable x, y, z: integer;
x := 10; -- 将值10赋给变量x
y := x + 5; -- 将变量x的值加5后赋给变量y
z := x * y; -- 将变量x和变量y的乘积赋给变量z
variable a, b: integer;
a := my_function(); -- 调用函数my_function，并将返回值赋给变量a
my_process(a, b); -- 调用过程my_process，并将变量a的值赋给变量b
请注意，变量只能在过程或函数内部使用，并且在VHDL中不能为变量指定默认值。
